DAB吸取机的样机计划

    与现行广播相比，数字音频广播（Digital Audio Broadcasting，简称DAB）这种新的传输体系依附其诸多好处而引起了国际通讯行业的瞩目，并得到了敏捷的生长。我国广播影戏电视行业标准《30～3000MHz地面数字音频广播体系技能范例》自2006年6月1日起实行。 该标准是DAB标准，实用于移动和牢固吸取机发送高质量数字音频节目和数据业务。

    由于手机电视将为2008北京奥运提供办事，海内多家单位已积极致力于DAB的研制开辟。本文将先容DAB吸取机的样机计划。

    体系的性能请求

    欧洲DAB体系规定了4种模式，本计划采取的是第1种模式，详细参数如表1所示。此中，L表现一帧的标记数，K表现每个标记的子载波个数，TF表现一帧的连续时间，TNULL表现空标记连续时间，Ts表现每个标记的连续时间，Tu表现有效标记的连续时间，Δ表现掩护隔断的连续时间。

                                    表1  第1种DAB传输模式的详细参数

     采取这一模式的计划请求为：带宽1.536MHz，载波频率174～240MHz，误码率不高出10-4。

     方案原理及计划思路

    1 方案原理框图

    DAB吸取机原理框图如图1所示。DAB吸取机将从天线吸取到的信号颠末高频头转为中频模仿信号，放大掉队行A/D更改，得到数字信号。此中A/D采样时钟受晶振VCXO的控制，采样时钟偏移由采样时钟同步部分预计得到。A/D转换后的数据一起做AGC检测去控制高频头的输出，另一起颠末R/C更改成FFT所必要的两路实虚部数据信号。时间同步部分预计得到一个时域标记的同步头，并大抵地预计由于收发频率不同等而引起的频偏。颠末FFT更改后，频率同步单位定出FFT的窗口位置，校正带有频偏的数据。校正后的数据颠末信道预计，得到当前及时的信道相应，颠末信道均衡处理惩罚以消除信道多径衰落的影响，然后再颠末解映射软讯断译码和解扰，然后将音频信号送入信道解码器解码，接着举行信源解码和音频综合，末了经D/A恢复成模仿音频?

                                         图1  吸取机原理框图

    2 方案的计划思路

   DAB吸取机重要由数字下变频、同步、OFDM解调和Viterbi译码四大部分构成。

    数字下变频便是把ADC输出的中频数字信号变为数字基带信号，也便是在数字上实现频谱的下搬移，重要包括希尔伯特更改、频谱下搬移及降采样等。

    同步部分按成果包括标记定时同步、载波频率同步和采样时钟频率同步，以FFT为界可以分为时域同步和频域同步两部分。

    OFDM解调包括FFT和差分析调等，经FFT和差分析调后的数据再颠末频域解交错掉队行QPSK解映射及量化，送给后续Viterbi译码器举行软讯断译码。

    对OFDM解调送来的数据提取快速信息信道（FIC）数据举行解紧缩、Viterbi译码、解扰，得到复合布局信息（MCI），再利用MCI对主业务信道（MSC）数据举行译码。
  DAB吸取机硬件电路计划

   1 方案布局框图

   根据对DAB吸取机构成部分的阐发，本次计划采取FPGA+DSP的计划方案，DAB吸取机完备的布局框图如图2所示。DAB信号从天线吸取掉队入高频头部分，选出所需的频率块，然后将选出的高频信号送入混频器，变为中间频率为38.912MHz、带宽为1.536 MHz的中频信号，中频信号滤失无用的频谱部分后再经频率更改和滤波，变为中间频率为2.048 MHz、带宽为1.536MHz的基带信号。然掉队入ADC，采样速率为8.192MHz，转换成数字信号掉队入FPGA。FPGA完成并串转换，同步和解调， 以及VCXO所需的控制电路等。处理惩罚后的数据进入DSP，DSP外部时钟为24.5MHz，以是DSP可举行4倍频，事变于100MHz。DSP中完成解交错、Viterbi译码、解扰以及音频解码，末了数据被送入DAC，规复出原始模仿信号，送入喇叭即可收听。

                                   图2  吸取机的布局框图

   2 器件的选型

   器件的选型请求在餍足体系需求的环境下力图使本钱最低，功耗最小，计划方便且易于调试，以是要全面分身芯片的运算速率、代价、硬件资源、运算精度、功耗以及芯片的封装情势、质量标准、供货环境和生命周期等。综合思量以上几方面因素，本次计划中ADC选用TLV5535，DAC选用AKM4352，FPGA选用EP1S40，DSP选用TMS320VC5510。

    TLV5535是一款性能精良的8位ADC，具有35MSPS的采样速率，3.3V单电源供电，典范功耗只有90mW，模仿输入带宽达600MHz，很得当本计划。AKM4352黑白常得当便携式音频配置的DAC，带宽20kHz，采样速率8～50kHz，事变电压为1.8～3.6V，通带颠簸只有±0.06dB，阻带衰减达43dB，性能非常精良。TMS320VC5510是TI公司的一款高性能、低功耗DSP。它具有很高的代码实行服从，其最高指令实行速率可达800MIPS，双MAC布局，可设置的指令高速缓冲存储器容量为24KB，片上RAM共160K×16b，别的另有3组多通道缓冲串行口和可编程的数字锁相环产生器等，I/O电压    3.3V，内核电压1.6V。EP1S40是ALTERA公司Stratix系列FPGA，具有非常高的内核性能、存储本领、架构服从，提供了专用的成果用于时钟办理和数字信号处理惩罚应用及差分和单端I/O标准，别的还具有片内立室和长途体系升级本领，成果丰富且功耗较小。EP1S40的片内资源也足以餍足本计划所需。

   3 重要模块的电路计划

   ADC与FPGA相连，并在FPGA内完成并串更改，译码电路也由FPGA来完成。FPGA与ADC间的连接包括数据线和时钟线，ADC的时钟由FPGA来提供，数据线和时钟线均与FPGA的I/O引脚直接相连即可，如图3所示。

FPGA连接原理图>

                           图3  ADC与FPGA连接原理图

    DSP通过异步串行口与DAC连接，如图4所示，DAC输出的模仿信号经滤波后可直接输出语音信号。

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                           图4  DSP与DAC连接原理图
    现今的高速DSP内存不再基于Flash，而是采取存取速率更快的RAM。DSP失电后其内部RAM中的步伐和数据将全部丢失，以是在退出仿真器的环境中，DSP芯片每次上电后必须自举，将外部存储区的实行代码通过某种方法搬移到内部存储区，并主动实行。常用的自举方法有并行自举、串行自举、主机接口（HPI）自举和I/O自举。HPI自举必要有一个主机举行干涉，固然可以通过这个主机对DSP内部事变环境举行监控，但电路巨大、本钱高；串行自举代码加载速率慢；I/O自举仅占用一个端口地点，代码加载速率快，但电路巨大，本钱高；并行自举加载速率快，固然必要占用DSP数据区的部分地点，但无须增长其他接口芯片，电路大略。因此在TI公司的5000系列DSP中得到了遍及应用，本次计划也是采取并行自举。与传统的EEPROM相比，Flash具有支持在线擦写且擦写次数多、速率快、功耗低、容量大和代价低廉等好处。如今在很多Flash芯片采取3.3V单电源供电，与DSP连接时无须采取电平转换芯片，因此电路连接大略。在体系编程时，利用体系本身的DSP直接对外挂的Flash编程，节流了编程器的用度和开辟时间，使得DSP实行代码可以在线更新。图5为外部步伐数据存储器Flash的电路连接。

                         图5  外部步伐数据存储器Flash的电路连接

    FPGA与DSP通过McBSP、GPIO、EMIF和EHPI口相连，接口种类多，便于根据必要机动利用。FPGA内的步伐和数据失电后也会全部丢失，以是为其配备了专用配置芯片EPC16，上电后主动将步伐下载到FPGA中，大略易用。

    总结

   为了方便调试，本次计划非常机动，留的体系资源也比较多，不但可以实现模式1，其他三种模式也可以在此硬件平台上实现。用来存储步伐和数据的Flash既可以用FPGA来读写，也可以用DSP来读写。DSP和FPGA分别配了JTAG下载口用于下载步伐和检测芯片。DSP还连接RS232，用于发出控制指令以及监控DSP内部环境。FIC解码完成后可举行DAB/DMB的业务选择，依据选择业务的差别举行差别的处理惩罚后分别孕育产生声音和图像信号，并分别从喇叭或液晶表现器输出。