基于DSP与AD9852的恣意信号产生器的计划
发布日期：2011-05-03
直接数字式频率合成（DDS）技能是继直接频率合成和间接频率合成之后，随着数字集成电路和微电子技能的生长而敏捷生长起来的第三代频率合成技能。DDS技能具有相对带宽宽、频率转换时间短、频率辨别率高等好处，输出相位连续，频率、相位和幅度均可实现程控，常用于高精度频率合成和恣意信号产生。本文在发动机电控单位（ECU）硬件在环仿真体系的计划中，利用TMS320 LF2407A控制2片AD9852孕育产生2路同步的恣意信号，仿真发动机事变时的真实信号。
1 AD9852和TMS320LF2407A简介
AD9852是美国Analog Devices公司生产的新型直接数字频率合成器，具有频率转化速率快、频谱纯度高、事变温度范畴宽、集成度高等特点。事变电压为3.3 V，片内有4～20倍可编程时钟乘法电路，体系最高时钟可达300 MHz,输出频率可达120 MHz，频率转化速率小于1μs。内部有12位D/A转化器、48位可编程频率寄存器和14位可编程相位寄存器，具有12位振幅调谐成果，能孕育产生频率、相位、幅度可编程控制的高稳固模仿信号。
TMS320LF2407A是TI公司推出的一款定点DSP控制器，他采取高性能静态CMOS技能，使供电电压降为3.3 V，减小了控制器的功耗；指令最短为25 ns，具有较强的及时控制本领；片内有32 kB可加密的FLASH步伐存储器、2.5 kB的RAM，500 ns转换时间的A／D转换器，片上变乱办理器提供了可以餍足种种电机控制请求的PWM接口和I／O成果，别的片内还集成了SPI，SCI和CAN控制器。
2 TMS320LF2407A与AD9852的硬件接口电路
在本体系中，TMS320LF2407A的成果是谋略所要孕育产生信号的波形参数，并发送控制字到AD9852内部的控制寄存器，以实现可编程的恣意信号产生。数据的传输有串行、并行2种方法，串行传输速率最大为10 MHz，并行传输速率最大为100 MHz。为了节省DSP资源，在餍足体系请求的条件下，采取串口连接方法，利用TMSLF2407A片内的串行外设接口（SPI）控制AD9852。接口电路的原理框图如图1所示。
3 AD9852的串行通讯事变进程
AD9852的串行接口与TMS320LF2407A的SPI接口兼容，通过5个端口即可实现串行数据的传输控制。PRD/CSB是复用信号，在串行事景况态下CSB作为AD9852串行总线的片选信号，I/O RESET是串口总线复位信号，SCLK是串口时钟信号，体系采取的是2线串口通讯模式，利用SDIO端口举行双向输入输出操纵，I/O UD是更新时钟信号。串行通讯事变的时序如图2所示。
AD9852的串行通讯周期分为2个阶段，SCLK的前8个上升沿映射于指令周期，在指令周期中，用户向AD9852的串口控制器发送下令字来控制随掉队行的串行数据传输。数据传输周期从SCLK的第9个上升沿开始，输入数据在时钟上升沿写入，输出的数据则在时钟的降落沿读出。由串口发送的数据起首被写入I/O缓存寄存器中，当体系吸取到有效的更新信号时，才将这些数据写入内部控制寄存器组，完成相应的成果。当完成了通讯周期后，AD9852的串口控制器以为接下来的8个体系时钟的上升沿映射的是下一个通讯周期的指令字。
当I/O SESET引脚出现一个高电平输入时，将会立即停止当前的通讯周期，当I/O RESET引脚状态回到低电平常，AD9852串口控制器以为接下来的8个体系时钟的上升沿映射的是下一个通讯周期的指令字，这一点对保持通讯的同步非常有益。
4 2片AD9852同步事变
实现2片AD9852输出信号波形相位同步的关键是使他们事变在雷同的体系时钟下，每个AD9852的体系时钟之间的相位偏差最大不克不及高出1个周期。AD9852的体系时钟可由参考时钟直接提供，或将参考时钟通过内部的时钟倍频器放大而成。异步的更新时钟颠末AD9852内部的边沿检测电路后与体系时钟同步，形成上升沿，触发内部控制寄存器更新内容。因此，要实现2片AD9852的同步，必须使其参考时钟与更新信号的上升沿同步。下面是确保2片AD9852同步事变必要细致的一些要点。
4.1 参考时钟信号
AD9852的参考时钟有差分输入和单端输入2种情势，由于差分时钟在脉冲边沿具有更短的上升和降落时间以及最小的抖动率，可以有效地低落2片AD9852参考时钟间的相位偏差，因此本体系采取了参考信号差分输入的方法。对付差分输入方法，输入端信号可以是方波或正弦波，保举利用MAXIM公司的MAX9371，他可以将平凡时钟信号转化成体系所需的差分时钟信号。为了实现参考时钟同步，令2片AD9852实用一个晶振，晶振输出的信号先分外传给两个差分时钟天生器，颠末转化后输入2片AD9852。为了使每片AD9852参考时钟信号在传输进程中的耽误时间同等，PCB布线时必须确保时钟信号走线间隔雷同。
4.2 更新时钟信号
在对AD9852举行编程时，串行输入的数据被缓存在内部的I/O缓冲寄存器中，不会影响到AD9852的事景况态；在更新时钟信号的上升沿到来后，触发I/O缓冲寄存器把数据发送给内部控制寄存器，这时才华完成相应成果，实现对输出信号的控制。更新时钟信号的孕育产生有2种方法，一种是由AD9852芯片内部主动孕育产生，用户可以对更新时钟的频率举行编程来孕育产生牢固周期的内部更新时钟；另一种是由用户提供外部更新时钟，此时AD9852I/OUD引脚为输入引脚，由外部控制器提供信号。要实现2片AD9852同步，必须确保他们的更新时钟信号的上升沿同时到临，因此体系采取外部时钟更新的方法。利用DSP的一个I/O端口与AD9852的I/O UD相连接，可以通过软件的方法实现对更新时钟信号上升沿的正确控制。对外部更新时钟信号的布线请求同参考时钟一样。
4.3 参考时钟倍频器
AD9852的事变时钟高达300 MHz，为了低落时钟信号的滋扰，体系应采取低频时钟信号源，然后通过AD9852片内的参考时钟倍频器，对外部参考时钟实现4~20倍频。参考时钟倍频器的锁相环电路有2个事景况态：锁定状态和得到锁定状态。在锁定状态，体系时钟信号和参考时钟信号可以保持同步。但当给AD9852发送控制指令时，在其参考时钟倍频器事变后的短临时间内，锁相环不克不及立即锁定，仍旧事变在得到锁定状态。而此时发送到AD9852相位累加器的体系时钟周期的个数是不可控的，这大概导致2片AD9852的输出信号之间相位差别步，因此体系初始化以后，肯定要先确保锁相环进入锁定状态，然后才华更新AD9852内部的种种控制字。AD9852片内锁相环锁定的典范时间约为400μｓ，发起至少留出1 ms时间使锁相环进入锁定状态。
5 AD9852的控制流程
(1)给体系上电，由DSP向AD9852发出复位信号，此信号必要至少保持10个参考时钟周期的高电平。
(2)将S/P SELECT置0，选择串行数据输入方法。
(3)依次给每个AD9852发送控制字，使每个AD9852事景况态由缺省的内部更新时钟模式改变成外部时钟更新模式。
(4)将AD9852时钟倍频器事变的控制字依次写入每个AD9852的I/O缓冲寄存器中，然后由DSP发出外部更新时钟，更新每个AD9852内部控制寄存器。
(5) DSP发出外部更新信号，至少等待1.0 ms时间使AD9852内部锁相环锁定。然后由DSP发送有关信号波形参数给AD9852，对他们的内部控制寄存器内容举行同步更新，使2片AD9852输出同步的模仿信号。
6 结语
利用DSP控制AD9852孕育产生的爆震信号和凸轮轴信号，在正确度和及时性两个方面都可以或许餍足发动机电控单位硬件在环仿真体系的请求。在此体系的底子上，可以进一步扩展为多片DDS同步利用，实用于更多硬件在环仿真体系。
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