ARM嵌入式平台的VGA接口计划

       大多数嵌入式产品的表现终端都选择LCD，但在某些必要大屏幕表现的应用中，产业级LCD的代价比较昂贵，且现有的大屏幕表现器(包括CRT表现器和LCD表现器)一样平常都采取同一的15针VGA表现接口。三星公司ARM9芯片S3C2410以其强大的成果和高性价比在如今嵌入式产品中得到遍及的应用。

        笔者在开辟基于ARM嵌入式平台的血液流变测试仪的进程中，告成地利用高性能视频D／A转换芯片ADV7120，将S3C2410自带的LCD扫描式接口转换为VGA接口，使之可以或许驱动VGA接口的表现器。

        1 VGA接口先容

        比年来，业界订定出了浩繁数字化的表现接口协议，较为典范的是DVI(Digital Visual Interface)。由于数字接口的标准还未同一，厂商支持各自的标准，导致数字接口的标准迟迟未定。VGA接口是一个模仿信号接口。作为在显树范畴多年的接口标准，直到本日它还是全部表现终端最为成熟的标准接口，如今某些高真个电视也支持VGA接口。

         15针VGA接口信号定义如表1所列。除了2个NC信号、3根表现数据总线和5个GND信号，比较紧张的信号是3个RGB彩色分量信号和2个扫描同步信号HSYNC和VSYNC。VGA接口中彩色分量采取RS343电平标准。RS343电平标准的峰峰值电压为1 V。该标准定义的4个电平范畴是：

白电平--+0.714 V；
黑电平--+0.054 V；
消隐电平--0 V；
同步电平---0.286 V。

        2 S3C2410 LCD控制器简介

      三星公司的ARM9芯片S3C2410成果强大，性价比高，在如今的嵌入式产品中得到了遍及的应用。S3C2410带有LCD控制器，可以很方便地控制驱动扫描式接口的LCD表现。

        2.1 引脚成果信息

       LCD控制器提供了扫描式数据传输引脚和时序控制引脚，详细形貌如下：

       VFRAME／VSYNC--LCD控制器和LCD驱动器之间的帧同步信号。该信号报告LCD屏新一帧开始了。LCD控制器在一帧表现完成后立即插入一个VFRAME信号，开始新一帧的表现。

       VLINE／HSYNC--LCD控制器和LCD驱动器之间的行同步脉冲信号。该信号用于LCD驱动器将程度线(行)移位寄存器的内容发送给LCD屏表现。LCD控制器在整行数据移人LCD驱动器后，插入一个VLINE信号。

       VCLK--LCD控制器和LCD驱动器之间的像素时钟信号。LCD控制在VCLK的上升沿处送出数据，LCD驱动器在VCLK的降落沿处采样。

        VM／VDEN--LCD驱动器的AC信号。VM信号被LCD驱动器用于变化行和列的电压极性，从而控制像素点的表现。VM信号可以与每帧同步，也可以与可变量据的VLINE信号同步。

       VD[23：0]--LCD像素数据输出端口。

        2.2 寄存器

        S3C2410的LCD控制寄存器重要有：LCDCON1寄存器、LCDCON2寄存器、LCDCON3寄存器、LCDCON4寄存器、LCDCON5寄存器。这些寄存器的设置与表现屏信息、控制时序和数据传输格局等密切相干，在计划中必要根据表现配置的详细信息精确设置这些寄存器才华使S3C2410正常控制驱动差别的表现屏。

        2.3 内部布局

       S3C2410的LCD控制器用来传输图像数据并孕育产生相应的控制信号，由REGBANK(控制寄存器组)、LCDCD-MA(专用DMA)、VIDPCS(视频信号处理惩罚单位)、LPC3600和TIMEGEN(时序信号孕育产生单位)构成，如图1所示。此中REGBANK包括17个可编程寄存器和几个256×16的调色板存储器，用来配置LCD控制器并设置相应的参数；而LCDCDMA提供了视频信号的快速传输通道，主动通过体系总线从体系帧缓存中取出视频数据并传输到视频信号处理惩罚单位；VIDPCS将专用DMA中取出的信号整形并进步驱动本领等处理惩罚后，输出到外部数据端口VD[23：0]；TIMEGEN和LPC3600认真孕育产生LCD所必要的控制时序。

        3 VGA接口计划

     利用高性能视频D／A转换芯片ADV7120将S3C24l0自带的LCD扫描式接口转换为VGA接口，然后用带有VGA接口的表现器表现。

        3.1 ADV7120简介

      ADV7120是美国ADI公司生产的高速视频数模转换芯片，其像素扫描时钟频率有30 MHz、50 MHz、80 MHz三个等级。ADV7120在单芯片上集成了3个独立的8位高速D／A转换器，可以分别处理惩罚红、绿、蓝视频数据，分外实用于高辨别率模仿接口的表现终端和请求高速D／A转换的应用体系。

      ADV7120的输入及控制信号非常大略：3组8位的数字视频数据输入端，分别映射RGB视频数据，数据输入端采取标准TTL电平接口；4条视频控制信号线包括复条约步信号SYNC、消隐信号BLANK、白电平参考信号REF WHITE和像素时钟信号CLOCK；外接一个1.23 V数模转换参考电压源和1个输出满度调理。只有4条输出信号线：模仿RGB信号采取高阻电流源输出方法，可以直接驱动75Ω同轴传输线；同步参考电流输出信号Isync用来在绿视频模仿信号中编码视频同步信息。

        3.2 原理图计划

       VGA接口的同步信号和LCD扫描式接口的同步信号是同等的。利用ADV7120可以方便地将S3C24l0的LCD扫描式接口转换成VGA接口，电路原理如图2所示。

        S3C2410处理惩罚器接口中的同步扫描信号HSYNC和VSYNC直接接到VGA接口，VDEN信号(表现数占据效信号)则被用于控制ADV7120芯片。由于ADV7120对参考电平的请求精度很高，不克不及以电阻分压电路代替。在此采取了1.2 V电压基准芯片AD589来孕育产生参考电压。该电路计划中必要细致的是，在PCB布板时要将模仿地和数字地退出。

        4 S3C2410相干寄存器设置

        以辨别率为640×480、革新频率为60 Hz、16位彩色表现模式为例，根据图3所示VGA接口同步信号时序，先容S3C2410中LCDCON1～LCDCON5寄存器的设置。

        4.1 LCDCONl寄存器

      LINECNT：行计数器的状态位。只读，不消设置。

      CLKVAL：确定VCLK频率的参数。公式为VCLK=HCLK／[(CLKVAL+1)×2]，单位为Hz。笔者所用的硬件体系HCLK=100 MHz，640×480的表现屏必要VCLK=20 MHz，故需设置CLKVAL=1。

       MMODE：确定VM的变化速率。在此选择MMODE=O，为每帧变革模式。

      PNRMODE：确定扫描方法。选择PNRMODE=0x3，为TFT LCD外观扫描模式。

      BPPMODE：确定BPP(每像素位数)模式。在此选择BPPMODE=0xC，为TFT 16位模式。

       ENVID：数据输出和逻辑信号使能控制位。选择ENVID=1，为容许数据输出和逻辑控制。

        4.2 LCDCON2寄存器

       VBPD：确定帧同步信号和帧数据传输前的一段耽误时间，是帧数据传输前耽误时间和行同步时钟隔断宽度的比值，如图3，VBPD=t3／t6=1.02 mS／31.77μs=32。

       LINEVAL：确定表现的垂直方向尺寸。公式：LINEVAL=YSIZE-1=479。

       VFPD：确定帧数据传输完成后到下一帧同步信号到来的一段耽误时间，是帧数据传输后耽误时间和行同步时钟隔断宽度的比值，如图3，VFPD=t5／t6=0.35 ms／31.77μs=11。

        VSPW：确定帧同步时钟脉冲宽度，是帧同步信号时钟宽度和行同步时钟隔断宽度的比值。如图3，VSPW=t2／t6=0.06 ms／31.77μs=2。

        4.3 LCDCON3寄存器

        HBPD：确定行同步信号和行数据传输前的一段耽误时间，形貌行数据传输前耽误时间内VCLK脉冲个数，如图3，VBPD=t7×VCLK=1.89 μs×25MHz=47。

        HOZAL：确定表现的程度方向尺寸。公式HOZAL=XSIZE-1=639。

        HFPD：确定行数据传输完成后到下一行同步信号到来的一段耽误时间，形貌行数据传输后耽误时间内VCLK脉冲个数，如图3，HFPD=t9×VCLK=0.94 μs×25 MHz=24。

        4.4 LCDCON4寄存器

      HSPW：确定行同步时钟脉冲宽度。形貌行同步脉冲宽度时间内VCLK脉冲个数，如图3，HSPW=3.77μs×25 MHz=94。

        4.5 LCDCON5寄存器

       VSTATUS：垂直方向状态。只读，不消设置。

       HSTATUS：程度方向状态。只读，不消设置。

       BPP24BL：确定表现数据存储格局。此处设置BPP24BL=0x0，为小端模式存放。

       FRM565：确定16位数据输分外式。此处设置FRM565=0x1，为5：6：5格局输出。

        INVVCLK：确定VCLK脉冲有效边沿极性。根据屏幕信息确定，此处选择INVVCLK=0xl，VCLK上升沿到来时数据传输开始。

      INVVLlNE：确定HSYNC脉冲的极性。由图3可知，为负极性，设置INVVLINE=0x1选择负极性脉冲。

       INVVFRAME：确定VSYNC脉冲的极性。由图3可以看出，为负极性，故设置INVVFRAME=0x1选择负极性脉冲。

      INVVD：确定命据输出的脉冲极性。根据屏幕信息确定，此处设置INVVD=0x0选择正极性脉冲。

       INVVDEN：确定VDEN信号极性。根据屏幕信息确定，此处设置INVVDEN=0x0为正极性脉冲。

      INVPWREN：确定PWREN信号极性。根据屏幕信息确定，此处设置NVPWREN=0x0为正极性脉冲。

       INVLEND：确定LEND信号极性。根据屏幕信息确定，此处设置INVLEND=0x0为正极性脉冲。

       PWREN：PWREN信号输出容许。设置PWREN=0xl，容许PWREN输出。

       ENLEND：LEND输出信号容许。设置ENLEND=0x1，容许LEND输出。

       BSWP：字节互换控制位。根据各自必要设置，此处设置BSWP=0x0，克制字节互换。

       HWSWP：半字互换控制位。根据各自必要设置，此处设置HWSWP=0xl，使能半字节互换。

        5 讨论与总结

       S3C2410处理惩罚器可以或许驱动24位颜色模式的VGA接口，但当处理惩罚器数据总线负载过大时，表现结果就不太抱负。详细阐发所需数据带宽如下：

       S3C2410处理惩罚器事变在640×480×60 Hz×24位(辨别率为640×480、革新频率为60 Hz、24位色彩)模式下的数据带宽为：640×480×60×4／(1 024×1 024)=70.3MB／s(24位颜色实际占用32位数据量)，这些数据都必要利用DMA方法通过体系的数据总线从SDRAM中得到。而S3C2410处理惩罚器在100 MHz的总线频率下，32位内存的峰值带宽是100×32／8=400MB／s，实际带宽也就100～200 MB／s。那么70.3 MB／s的表现数据对付S3C2410处理惩罚器过于綦重沉重了，表现器的屏幕通常会出现短暂的黑屏。这是由于体系总线太忙，LCD扫描式接口的数据跟不上，扫描时钟的频率临时变慢导致CRT表现器的同步信号不切合范例所致。若用16位颜色模式，则数据带宽减为640×480×60×2／(1 024×1 024)=35.2MB／s。实际测试中，事变在16位颜色模式下，可以正常表现60 Hz下的640×480的VGA图形。

       综上阐发，要是要支持高辨别率和高革新率的表现，必要比较大的数据带宽，对处理惩罚器的频率和总线频率请求较高。如今的嵌入式处理惩罚器在这些方面有很大的限定，不过本计划可以完全支持16位色彩下640×480×60 Hz表现模式的CRT表现，并且要是采取LCD作为表现界面，LCD对革新率的请求和CRT表现器差别，LCD可以在革新率为30 Hz的环境下正常表现。本计划对办理基于ARM的嵌入式体系中大屏幕表现方面的题目有很大的实用代价和鉴戒意义。