基于FPGA的高阶全部字锁相环的计划与实现

　　锁相环在通讯、雷达、丈量和主动化控制等范畴应用极为遍及，已经成为种种电子配置中必不可少的根本部件。随着电子技能向数字化方向生长，必要采取数字方法实现信号的锁相处理惩罚。因此，对全部字锁相环的研究和应用得到了越来越多的存眷。

　　1 小序

　　传统的数字锁相环体系是盼望通过采取具有低通特性的环路滤波器，得到稳固的振荡控制数据。对付高阶全部字锁相环，其数字滤波器通常采取基于DSP 的运算电路。

　　这种布局的锁相环，当环路带宽很窄时，环路滤波器的实现将必要很大的电路量，这给专用集成电路的应用和片上体系SOC（system on chip）的计划带来肯定困难。另一种范例的全部字锁相环是采取脉冲序列低通滤波计数电路作为环路滤波器，如随机倘佯序列滤波器、先N 后M 序列滤波器等。这些电路通过对鉴相模块孕育产生的相位偏差脉冲举行计数运算，得到可控振荡器模块的振荡控制参数。

　　由于脉冲序列低通滤波计数要领是一个比较巨大的非线性处理惩罚进程，难以举行线性雷同，因此，无法采取体系转达函数的阐发要领确定锁相环的计划参数。不克不及实现对高阶数字锁相环性能指标的解藕控制和阐发，无法餍足较高的应用需求。

　　本文提出了一种基于比例得分（PI）控制算法的高阶全部字锁相环。给出了该锁相体系的详细布局，创建了体系数学模型，并对其体系性能举行了理论阐发。采取MATLAB 软件对体系举行了仿真实行。应用EDA 技能计划了该锁相体系，并用FPGA 予以实现。

　　2 全部字锁相环的布局及事变原理

　　基于比例得分控制算法的三阶全部字锁相环的体系布局如图1 所示。该体系由数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）三个部件构成。
 

图1 三阶全部字锁相环体系布局图

　　本锁相体系中由于数控振荡器采取累加器的布局，因此，累加器输出的并行码便是数控振荡器的输出相位码B，它反应了输入信号和输出信号之间的瞬时相位差。鉴相器中的寄存器是由一组D 触发器构成。DCO 的输出相位码B 并行送到D 触发器的D 端，在输入信号的正向过零点对D 触发器采样，D 触发器组的输出E 就表现该采样时候的瞬时相位差，从而完成了数字鉴相成果。

　　数字环路滤波器的重要作用是克制噪声及高频分量，并且控制着环路相位校正的速率与精度。为了进步锁相体系的性能，计划了基于PI 控制算法的二阶数字滤波器。其事变原理是对鉴相器输出的相位偏差信号经一阶得分关键、二阶得分关键和比例关键调理后，分别孕育产生得分控制参数NP1 和NP2，以及比例控制参数NI，然后取这三个控制参数之和作为数控振荡器的控制参数。为使DLF 输出的控制码组在同一刹时并行送入DCO，在这两个环路部件之间接入一缓冲寄存器。

　　数控振荡器是由全加器和寄存器构成的累加器构成。若累加器位长为N，则低位输入端NL 接DLF的控制码组G，高位NH 接DCO 自由振荡频率0 f 的控制码组C（该参数可由计划者设置）。当控制码组G 均为‘0’时，DCO 输出端最高位AN 的输出信号的频率便是DCO 的自由振荡频率f0 。在环路锁定进程中，控制码组G 不是全为零，此时累加器的累加结果将进制而变化累加器的分频系数，从而变化DCO 输出信号的频率，实现比例得分控制参数对本地估算信号的控制作用，终极到达锁相的目标。

　　3 数字锁相环体系性能的理论阐发

　　3.1 锁相环的体系布局

　　若采样周期很短，并且把数字鉴相器、数字环路滤波器和数控振荡器的增益系数归并到环路总增益一起思量，可画出锁相环在Z 域的体系布局如图2 所示。
 

　　图2 中θi(Z)为锁相环的输入信号；θo(Z)  为锁相环的输出信号； K 为环路总增益； Ka 为比例关键系数； Kb 为一阶得分关键系数； Kc 为二阶得分关键系数。

　　由图2 可以分别写出该锁相环开环、闭环和偏差Z 域转达函数：

　　3.2 锁相环体系的稳态阐发

　　3.2.1 体系的稳固性

　　由分离体系的奈奎斯特判据可知，环路体系稳固的充分须要条件是闭环转达函数的特性根必须全部位于Z 平面的单位圆内，只要有一个在单位圆外，体系就不稳固。由式（2）可得环路的特性方程为：

　　利用朱例（Jury）稳固判据，可以根据体系闭环特性方程的系数来鉴别特性根是否位于Z 平面的单位圆内，从而鉴别体系是否稳固。经阐发推导可得，该三阶数字锁相环体系稳固的全部条件为：

　　3.2.2 体系跟踪偏差

　　由体系偏差转达函数可以谋略环路在种种差别输入信号作用下的稳态跟踪偏差，即：

　　θi(Z) 为输入信号， He(Z) 为锁相体系偏差转达函数。由式（6）所求得的本体系映射于种种典范相位输入信号的稳态跟踪偏差列于表1。

　　由表1 可知，本锁相体系对付相位阶跃、频率阶跃和频率斜升输入信号的稳态跟踪偏差为零。

　　4 锁相体系的计划实现与仿真

　　依据图1 锁相环体系的布局，利用Xilinx 公司的ISE 计划软件，采取自顶向下的模块化计划要领，用VHDL 对全部字锁相环的各个部件分别举行编程计划，然后对该体系做综合计划和仿真。末了，采取Xilinx 公司的sparnⅡ系列的FPGA 器件实现了锁相体系的硬件成果。

　　本锁相体系的计划参数如下：鉴相器中D 触发器的位长为16；DLF 内二个得分关键中累加器的位长均为16；DCO 中累加器的位长为24，累加器的时钟频率fclk 为8MHz，比例得分控制码组的字长G=14，自由振荡频率 f0 控制码组的字长C=10。

　　选择差别的比例系数Ka 和得分系数Kb 、Kc ，可以变化K1 、K2 、K3 的参数值，进而可根据本锁相体系的稳固条件式（5），果断体系是否稳固。表2 列出了几种典范参数所映射的锁相体系稳固性阐发结果。
 

　　表2 中设

　　根据本体系在Z 域的转达函数和表2 中的计划参数K1 、K2 、K3 ，应用MATLAB 软件举行阐发，得到三阶全部字锁相环在单位阶跃信号作用下的体系仿真曲线如图3 所示。
 

　　从图3 中体系仿真曲线可以看出，仿真实行与理论阐发的结果是同等的。调理比例和得分系数不但可以或许控制锁相体系的稳固性，还可以控制体系的锁相速率。显然，在保持体系稳固的条件下，图3(d)计划参数所映射的体系锁相速率较快。

　　根据本体系在Z 域的偏差转达函数和实际计划参数，可以分别得到体系在相位阶跃、频率阶跃和频率斜升信号作用下的相应曲线如图4 所示。从图4 中可以看到，体系对付上述信号的稳态跟踪偏差均为零。这与理论阐发所得出的结论也是同等的。综合思量锁相体系的稳固性、稳态相差和锁相速率等性能指标， 终极选择计划参数K1 = 2-3 ， K2 = 2-6， K3 = 2-11。
 
　　图5 给出了采取EDA 技能计划的三阶全部字锁相环的体系仿真波形，图中clkin 为体系时钟信号，clr 为体系复位信号， ui 为输入信号， uo 为输出信号， uo1 为二倍频输出信号， uo2 为四倍频输出信号。从图5 中可见，本锁相体系可以同时得到倍频输出信号。

　　图6 给出了用FPGA 实现的三阶全部字锁相环的硬件电路测试波形。体系仿真与硬件测试结果都表明，该体系可以或许实现锁相成果。
 

　　4 结论

　　本文提出了一种基于PI 控制算法的三阶全部字锁相环，采取EDA 技能举行体系计划，并用可编程逻辑器件予以实现。该锁相环具有电路布局大略、控制机动、跟踪精度高、环路性能好、易于集成的特点。在锁相速率和稳固性方面优于已有的采取脉冲序列低通滤波计数要领实现的数字锁相体系。理论阐发和仿真实行表明，变化比例得分控制参数，可以很方便地调理锁相体系的锁相速率和稳固性，因而简化了计划进程。硬件测试结果证明，应用EDA 技能计划的高阶全部字锁相环可以或许实现其锁相成果。该锁相环可作为成果模块嵌入SoC 内，为种种控制体系提供快速、稳固和高精度的同步信号。