FPGA实现嵌入式体系

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FPGA实现嵌入式体系

发布日期：2011-05-20

在很多范畴中遍及应用的嵌入式谋略体系（简称为嵌入式体系），是在更大的电子器件中嵌入的重复完成特定成果的谋略体系，它通常不被器件的利用者所辨认，但在种种常用的电子器件中可以或许找到这些嵌入式体系。

一、概述

比方，斲丧类电子产品中的手机、寻呼机、数字相机、摄像机、录像机、个人私流派字助理等，家用电器中的微波炉、洗衣机、烤箱、门禁体系、照明体系等，商用装置中的卡片读入器、扫描仪、打印机等。这些嵌入式体系具有几个共同的特性：

1．单一的成果：一个嵌入式体系通常重复地实行一个特定的步伐，除非嵌入式体系的步伐被新的版本更新，大概由于尺寸的限定几个步伐在一个体系中被调进或调出，但纵然这些例外也表现体系具有特定的成果。

2．严紧的限定：全部的谋略体系在计划时都有很多束缚的请求，但是对嵌入式体系的束缚分外严紧，诸如本钱、尺寸、性能和功耗等计划的限定条件可以评定体系实现的特性，而嵌入式体系另有分外高的计划技能请求。

3．及时的反响：很多嵌入式体系必须连续地对体系环境的变革做出反响，并且无延误地及时谋略出确定的结果。

4．软硬件共存：一样平常嵌入式体系由嵌入式处理惩罚器、体系的外围硬件配置、嵌入式操纵体系和体系应用软件等四部分构成，是一个以微处理惩罚器为内核的数字体系，涉及到硬件和软件两方面的技能，嵌入式体系的微处理惩罚器可以是通用处理惩罚器或微处理惩罚器、单片机或DSP 的专用处理惩罚器、单用途处理惩罚器等。

由于计划的度量标准是对嵌入式体系实现可丈量的特性，嵌入式体系的计划必须布局全部预期成果的实现，但面对的挑衅是同时对大量计划的度量标准举行优化。

撤除不可采取的工程（NRE）本钱外，对计划体系的请求还包括单位本钱、尺寸、性能功耗、机动性、样机时间、上市时间、可维护性、妨碍率和寂静性等。

二、FPGA实现嵌入式体系的上风

从体系对上市时间的请求、可编程的特性以及集成度等方面思量，以可编程门阵列（FPGA）来实现可配置的嵌入式体系已越来越遍及。图1表现FPGA实现嵌入式体系的市场预测，预计从2002年的23亿美元，将增长到2008年的63亿美元。

图1 FPGA实现嵌入式体系的市场预测

采取90纳米工艺生产FPGA器件之后，FPGA器件进一步低落本钱，淘汰功耗和进步性能，低本钱使FPGA成为中小批量生产的应用器件，应用范畴从早期的军事、通讯体系等扩展到低本钱斲丧电子类等产品。如今在实现嵌入式体系的各个范畴得到遍及的应用，并进一步带来计划要领的变革。表1列出重要的FPGA产品在本钱、功耗和性能上的改造。

表1 重要FPGA本钱、功耗、性能先容

布局	厂家	低本钱	低功耗	高性能
S R A M 查找表	Xillinx	EasyPath：雾任意转换事变，与标准FPGA无本质区别，以专利测试技能用户规定测试模式测试	Spantan3L：利用独特的“冬眠模式”静态功耗Virtex4；节能配置电路和90nm三栅极氧化层技能	Virtex4多平台FPGA：用户按需选LX SX FX Spartan3E有SPI接口MicroBiaze软核含FPU
	Altera	布局化ASIC：从引脚兼容、成果等同的FPGA原型作无缝移植向HardCopyII转换	PowerPlay可编程逻辑功率阐发和优化软件	NiosII嵌入式处理惩罚器内核可采取快速、标准和经济等三种版本
	Lattice	专注于FPGA，使可编辑器件的本钱降落	利用基于ASIC的I/O和硬IP，低落高速成果功耗	LFXP系列非易失性能由片内闪存上电配置
多路开关反熔丝	Actel	ProASIC3/E：利用第三方闪存工艺技能，3万门FPGA<1.5美元低价	ProASIC3：基于闪存技能器件本身具有低功耗特性	新系列将提供32位ARM^TMThumb系列微处理惩罚器软内核
多路开关反熔丝	QuickLogic	ESP：芯片内由ViaLink金属线技能固化通用IP，又留可编程逻辑的空间，由用户自有开辟	Eclipsell超低功耗系列：待机功耗14μA	QL58xO系列QuickPCI产品具有低功耗、高性能、上电即用，切合PCI2.3标准

三、基于模型的计划要领

当今很多高集成度的嵌入硬件和软件体系具有机动的信号处理惩罚和通讯。这些体系中硅密度和算法巨大性有惊人的增长，引起计划和校验本钱的上升。

嵌入体系的市场预测发明，大于50%的嵌入体系项目不克不及定时完成，1/3的项目仅到达50%的性能而失败。

纵然采取新的校验技能或在传统计划东西和流程中扩展语言也不敷以改进开辟进程，这些增量的改造不克不及消除传统流程的题目：如含糊的基于文本的技能请求，人工的实现和后期的测试，这些题目都市孕育产生扩充的错误并危及产品的交货时间。

与传统计划流程比拟，采取Simulink的基于模块的计划技能在开辟时间、本钱和危害等方面有惊人的改进。在应用及时信号处理惩罚、通讯和控制逻辑的航天、汽车、通讯和半导体产业已经有大量文献数据证明这些长处和好处。

基于模型的计划技能由以下四部分构成：

1．来自模型的可实行技能条件

由Simulink模块会合的模块作为体系和部件举动的可实行技能请求，代替了传统计划流程中含糊的文本文件。

这些模块可以包围数字和模仿的硬件及软件，它们便于在工程步队之间清楚“无含糊”地交换和通讯。

2．带有仿真的计划

Simulink是一个为多范畴动态体系仿真的平台，它提供交互的图形化方框图环境，带有为信号处理惩罚、通讯和控制等可定制的模块库聚集，也可以孕育产生综合性体系技能条件、模型通道和别的的环境效应。这些东西简化了利用定量丈量的体系阐发，如信/噪比和位偏差率等。

Simulnk模块是层次化的，可以很容易把它们分成子体系或元件，同时还可以定义全部为实现软一件和硬件必要的全部信息，利用仿真来证明由模型定义的可实行技能条件是完全的和精确事变的。

3．由主动代码天生举行实现

计划一旦被以为已经美满和通过校验，就可以主动地从模型孕育产生代码，消除手工编码的请求和人工编码引入的错误。在实现计划的目标体系中可以利用这个代码作为及时的样机和推广应用。

安置在Simulink中的Xilinx/AI-tera的System Generator/DSP Builder可以对Xilinx/Altera的FPGA主动孕育产生硬件代码的本领。

4．连续的测试和校验

可以确保整个开辟进程的质量，集成化的测试在任意级的模型中举行，包围模型的定量测试。连续的校验和仿真可以赶早发明错误，由于是及时发明，修正错误价格就得到低落。体系模型或称为“golden reference”可看作硬件或软件实现的测试床，可以在协同仿真的软件或硬件环路中验证。

四、FPGA DSP 嵌入式体系

为什么利用FPGA来实现DSP体系，概括地说，由于FPGA是极高并行度的信号处理惩罚引擎，可以或许餍足算法巨大度不绝增长的应用请求，通过并行方法提供极高性能的信号处理惩罚本领。Xilinx的XtrerneDSP模块，如图3所示，使得Virtex4/Sparten3系列厂PGA可以为高性能的数字信号处理惩罚提供抱负的办理方案，到达传统上由ASIC或ASSP完成的高性能信号处理惩罚本领。

可以针对数字通讯和视频图象处理惩罚等应用开辟高性能的DSP引擎，也可在可编程DSP体系中作为预处理惩罚器或协处理惩罚器等。Vir-tex4 SX系列中DSP48模块最多到达512个，事变频率到达500MHz，成为算术麋集应用的抱负器件。

DSP48模块是一个18×18位二进制补码乘法器，跟随一个48位标记扩展的加法器/减法器/累加器，适应DSP应用中的浩繁的成果。进步了操纵数输入、中间积和累加器输出的可编程流水线操纵，以及48位内部总线等的吞吐量和适应性，无需一样平常的布局布线就可以实现前一个DSP48的输出与后一个DSP48输入的级联，加强了它的成果。

在巨大算法的数字处理惩罚体系中，体系请求的不绝进步和集陈范围的不绝扩大，使得体系布局在计划的开始阶段是不明白的，不大概直接用RTL（寄存器转移级）计划要领举行形貌，以是将体系集成到数字芯片中。

采取数字技能对巨大算法举行硬件实现时，起首遇到的向题是在布局上并没有预先的规定，因此必要起首对算法建模和仿真举行优化。与基于RTL针对布局清楚的计划要领差别，算法计划把内核从针对布局的细节转移到对计划的团体请求和举动，在最高的算法层次上思量怎样举行计划，对体系的举动形貌定义了计划要实行的算法，不涉及或很少涉及实现细节，因此举动形貌比RTL形貌要简便的多。

Xilinx公司与MathWork和TI公司等很多技能上天下领先的公司相助，在计划技能上提供很多基于模型的体系计划新要领。

图4所示的DSP计划环境可以举行体系的数学建模，算法优化和改造，计划校验和诊断，以及日DL孕育产生和仿真等。涉及Xilinx的ISE硬件实现东西和嵌入体系开辟包EDK，以及片内逻辑阐发东西（CChipScope Pro）等。第三方的东西包括MATLAB/SimuLink和ModeISim等，可以举行HDL协同仿真和硬件在环路的协同仿真等，一旦计划优化完成和仿真通过，可以直接利用IP核的网表文件举行硬件实现，计划的服从和可靠性大大进步。

DSP48可以高效地实现很多根本的算术成果，包括加法器、减法器、累加器、乘法累加、乘法多路复用、计数器、除法器、平方根函数和桶式移位器等。

图5表如今Virtex4/Sparten3 FPGA在高性能DSP应用中，种种差别FIR滤波器技能的实用环境，FIR滤波器的算法为：

公式中n个系数与n个相应的数据采样相乘，再对内积求和孕育产生单个结果。系数数值将确定滤波器的低通/高通/带通特性，可以利用差别的架会商差别的要领来实现滤波器的成果。在利用器件内双端口块RAM实现输入数据的缓存时，读地点端口的时钟速率要比输入采样数据写入速率快n倍。乘法累加（MAC）的FIR滤波器最高的输入采样率将受到与系数个数有关的抽头数影响，对单一的布局降为时钟频率的1/n倍。图5中在对数坐标的环境下，随系数数量增长，采样率的变革呈直线降落。FPGA中可以利用浩繁的嵌入乘法器或DSP48模块实现完全并行的FIR滤波器，以增长硬件资源来调换使输入数据采样率到达体系的时钟频率。由于FPGA具有非常机动的“液体硬件”性子，可以在其上实现种种布局的滤波器，图5表现了根据差别的结会商参数选择滤波器实现技能的原则。

五、FPGA嵌入微处理惩罚器体系

Xilinx FPGA的Virtex4和Virtexll -Pro系列嵌入7IBM PowerPC405的RISC微处理惩罚器硬核，而Virtex和Spanten II之后的全部系列都可以嵌入MicroBlaze软核。

嵌入的PPC405硬核和MicroBlaze软核都是32位的哈佛布局微处理惩罚器。

PPC405硬核包括cache单位、存储器办理单位（MMU）、指令获取译码单位、实行单位、定时器和诊断逻辑单位等，如图6所示。指令的操纵包括获取、译码、实行、写回和加载回写五级流水构成。包括加载和存储等大多数指令都是一个时钟周期内实行。

PPC405处理惩罚器模块是与CoreConnect总线布局相兼容的，包括Xilinx IP软核在内的任意CoreConnect兼容核都可以通过这个高性能总线布局与处理惩罚器模块集成。CoreConnect布局提供处理惩罚器局部总线（PLB）、片表里设总线（OPB）和器件控制寄存器（DCR）总线，利用这三个总线来互联处理惩罚器模块、Xilinx I户软核、第三方IP核和定制的逻辑。高性能外设连接到高带宽低滞后的PCB总线，较慢速的外设连接到OPB总线，可以淘汰PLB总线的流量，进步整个体系性能。图7给出PPC405和MicroBlaze的总线例子。