随着通讯、电子、控制等应用范畴的不绝生长，高性能信息处理惩罚体系的需求日益增长，这种体系的高性能重要表如今：

 

       (1)请求大数据量、大谋略量的高速处理惩罚；

 

       (2)请求体系具有可针映射用环境变革的自适应；

 

       (3)请求体系小型化、低功耗。

 

      但是，在传统的信息处理惩罚体系计划中，由于要思量到巨大的外围电路，包括PCB板上芯片之间的布线延时与滋扰，以及本身的体积和重量等因素，从而使得整机体系的性能受到了很大的制约，显然无法餍足上述请求。

 

      可重构谋略技能概述

 

      随着当代谋略机技能和微电子技能的迅猛生长以及半导体质料生产工艺的不绝进步，将传统微处理惩罚器与可编程器件集成在一起的可重构谋略技能(Reconfigurable Computing，RC)已成为国表里IT技能界的研究热门之一。基于可重构谋略技能实现的多型微处理惩罚芯片体系布局可以或许很好地利用将来半导体技能提供的本领，在办理应用的多样性题目的同时，还可办理片上资源利用率低、计划巨大、体系可靠性差以及本钱功耗高等多方面的题目。

 

      可重构谋略是通过现场可编程门阵列(Field Programmable Gate Array，FPGA)来实现的。FPGA是美国Xilinx公司于1985年生长起来的一种可编程的大范围集成器件。如今FPGA中的逻辑单位数量已经高出800万个门电路，其有密性好、体积小、重量轻、可靠性高、功耗小等一系列好处。

 

      FPGA各方面的特点正促使其渐渐代替ASIC市场。基于FPGA器件的可重构谋略技能已引起IT技能界的分外器重，是当今半导体科学、电子工程和谋略机科学的前沿研究范畴。

 

      FPGA在数字电路计划中存在的题目

 

      随着器件范围、实现成果以及可靠性的不绝进步，FPGA在当代数字体系中的应用日益遍及，采取FPGA计划数字电路已经成为数字电路体系范畴的重要计划方法之一。

 

      但是，对付巨大的体系来讲，比如体系本身具有很多种状态，大概带有很多外设的体系，纯粹采取基于硬件的FPGA来实现大型集成电路还是比较困难的。因此，通常是把一个微处理惩罚器嵌入到FPGA芯片中，用来控制种种状态的切换，和谐各个外设之间的同步以及实现对任务的调理，处理惩罚器在片上体系集成时起紧张的控制作用。

 

      为此，笔者提出一种新鲜的基于NIOS II软核处理惩罚器的PWM控制器计划要领：运用可编程单芯片体系( SOPC )计划技能，将NIOS II软核处理惩罚器与脉宽调制(PWM)控制器连合，在ALTEA FPGA中集成PWM的同时，还可以在芯片上实现别的的体系成果，体积更小，本钱低，可靠性高，更得当嵌入式体系的请求，并且具有现场可编程性。

 

      NIOS II软核处理惩罚器

 

      NIOS II软核处理惩罚器是Altera公司推出的嵌入在其FPGA内部的32位软核处理惩罚器，它的可配置程度很高，可以将外部存储器(包括ROM、RAM )、PS/2(鼠标键盘)、以太网控制器、IDE驱动器、SB接口乃至红外适配器等外部配置连接在一起，和谐它们之间的多机协同和数据共享，须要的时间还可以在NIOS II软核中参加及时操纵体系，来实现对多任务的调理。并且NIOS代价自制，计划机动，因此正得到越来越遍及的利用，如今已经在以太网接入、信号征求处理惩罚等方面得到告成的应用。

 

      基于NIOS II的PWM 控制器计划

 

      根据软硬件协同计划的头脑，在SOPC计划中分硬件计划(重要用硬件形貌语言 Verilog HDL等实现)和软件计划。

 

      1.PWM逻辑的硬件计划

 

      PWM由以下几个成果模块构成：(1)任务逻辑。任务逻辑完成该PWM元件的根本成果，是体系最关键的部分。(2)寄存器定义。寄存器提供任务逻辑与外界互换信息的途径。通过访问控制寄存器的值，用户可以对Avalon接口的外设举行控制。(3)Avalon 接口。Avalon接口是为SOPC集成提供标准的连接干系，使体系通过Avalon总线来访问寄存器，从而外设与Avalon总线的元件举行通讯。

 

      2.PWM 任务逻辑的计划

 

      PWM 任务逻辑布局如图所示,由时钟(CLK)、输出信号(PWM_OUTPUT)、使能寄存器、32位计数器以及32位的比较电路等构成。CLK作为32位计数器的时钟信号，32位比较电路比较 32位计数器当前值与占空比设置寄存器(Duty Value Register)中的值来决定 PWM输出信号输出高或低电平。当当前计数器的值小于或便是占空比寄存器时，PWM_OUTPUT输出低电平，不然输出为高电平。思量到PWM的周期的控制，必要孕育产生一个基准的可控制周期的时钟信号，用 PWM周期设置寄存器(Period Value Register)来设置PWM_OUTPUT的信号周期。当当前计数器的值便是Period Value Register中的设置值时，孕育产生复位信号来打扫计数器中的值。使能控制寄存器(Enable Control Register)控制时钟信号CLK有效或无效，即控制计数器记数与否，从而控制PWM_OUTPUT的输出。

 

      3.PWM 寄存器逻辑计划

 

      在计划的PWM内部包括：使能控制寄存器(Enable Control Register)、周期设置寄存器(Period Value Register)以及占空比设置寄存器(Duty Value Register)。将3个寄存器映射到Avalon端口地点空间内的单独的偏移地点。每个寄存器都能被读写，为了能访问这些寄存器，必要计划两位地点，从而孕育产生4个地点空间。PWM 寄存器逻辑计划如表所示。

 

      4.PWM Avalon接口逻辑的计划

 

      在SOPC Builder东西中，由于外设逻辑连接采取Avalon总线方法通讯，以是必须计划Avalon接口，PWM作为外设，它在体系中是从外设受处理惩罚器的控制，根据Avalon接口范例来计划Avalon Slave信号来对PWM寄存器举行读写操纵。此中，PWM的Avalon Slave端口与总线Avalon Slave端口的时钟信号同步，读写时间和保持时间为 0，由于读、写寄存器仅必要一个时钟周期，以是端口读写时为零等待操纵且不必要耽误。由于Avalon Slave端口直连续接到寄存器，以是是静态地点对齐。当Avalon Slave端口不是连接到寄存器而是采取动态地点对齐时，操纵时序要做相应的变化。

 

      5.PWM的软件计划

 

      由于在硬件开辟中 NIOS II CPU及其外设构成的体系是自定制的，片外存储器、外设地点的映射等各不雷同，因此必要相应的软件开辟环境，从而将SOPC Builder 中天生的体系硬件布局转化成软件编写的体系头文件。

 

      在开辟进程中利用的是NIOS II集成开辟环境(IDE)。NIOS IDE是NIOS II嵌入式处理惩罚器的根本软件开辟东西，它采取了开放式、可扩展的Eclipse工程，全部软件的开辟任务都可以在NIOS IDE下完成，包括编辑、编译和调试步伐。PWM软件的实现是一个应用步伐的编写，其成果是读出和写入PWM的3个寄存器中的值，从而来控制PWM的输出。

 

      这部分必要思量的重要题目是访问连到NIOS II Avalon 总线上的用户逻辑。通过前面Avalon接口信号的定义，SOPC Builder 会主动给这个用户逻辑一个地点，因此对此用户逻辑的访问控制便是对分派给这个用户逻辑的地点的访问。PWM控制的软件重要包括：PWM初始化，参数设置、输出控制等。

 

      综上所述，连合当前大型集成数字电路的计划及应用近况来看，NIOS II是一个高性价比的嵌入式处理惩罚器，将它与SOPC技能连合，可以或许为外设接口计划提供一种高效、机动、低本钱的办理要领。