主飞行仪表图形加快表现体系的FPGA计划

        主飞行表现仪PFD(Primary Flight Display)包括了至关紧张的寂静飞行信息，它包括被安置在与传统“T”型配置的模仿仪表及雷同屏幕位置上的飞行仪表。

        PFD通常直接在飞行员的正火线。随着航空电子技能的快速生长，传统的CRT表现终端渐渐被光栅式图形表现器LCD所更换。然而，光栅式图形表现体系在表现图形前，必要大量的种种运算，如图形扫描更改、反走样、图形旋转及其他的特别算法操纵。

        随着表现辨别率的进步，要处理惩罚的像素也越来越多，而所容许的处理惩罚时间却受屏幕革新率所限定。因此，怎样及时天生并正确表现逼真图形画面，是对嵌入式PFD计划者的一个极大的挑衅。而基于PC机的传统图形天生和图形表现方法，又过于巨大且存在寂静隐患。

        鉴于这种环境，参考文献[3-5]固然提出了一些办理要领，但实际结果并不是很明显。本文采取基于仪器总线和扩展总线的高速阵列信号处理惩罚板的计划模式，提出了一种基于硬件加快的PFD图形表现计划要领。该要领实现了图形分层双缓存瓜代切换、图形添补、图形合成和多通道DMA像素引擎，进步了PFD图形牛成和表现的及时性和可靠性。文中以QuartusⅡ5.0和Mod-elsim_Altera 5.6e为开辟、仿真和综合的平台，存Altera公司的CycloneⅡ系列FPCA上告成下载并运行。

        1 团体计划方案

        在PFD表现体系中，要同时表现多个画面，如姿态指引画面、全罗盘画面、导航舆图画面及飞行视景等。每个画面的处理惩罚算法都有其特别性，如在姿态指引画面中，表现画面必要根据飞机参数的变革及时更新，请求在地平线上添补监色背景(蓝色表现天空)，而在地平线下添补绿色(绿色表现大地)。随着飞机姿态的变革，地平线将在边界线内变化大小及方向，画面上的蓝色和绿色地区将重新分派，这种天地地区的动态重新添补是个非常费时的事变。别的，姿态指引画面还必要叠加一些字符(俯仰角度等)，这些字符必要随着地平线一刚旋转。

        可见，姿态指引画面是电子主飞行仪中最为耗时的画面之一。而全罗盘画面则侧重于字符、线段的绘制和旋变化更，反走样运算任务非常沉重。在导航舆图画而天生和处理惩罚中，数据量和处理惩罚量都比较大，如位置表现、飞行航迹天生等。针对差别图形画面的处理惩罚算法，本文计划了大范围阵列处理惩罚机模型，其主飞行仪表表现体系团体没计框图如图1所示。该计划采取共享外部总线和散布式并行处理惩罚相连合的体系布局。

        每个处理惩罚板通过仪器背板总线相互连接，提供了共事外部总线的布局；而相邻板之间也有一套扩展总线，提供结果部共享总线的布局。如许，板间既可通过背板总线直接互换数据，也可以通过扩展总线以DMA方法举行数据传输。别的，每个板内，DSP通过局部总线连接一个容量较大的SDRAM作为全局共享外部存储器，而FPGA通过局部总线连接一个容量较小的双口RAM作为局部共享存储器。这些全局和局部存储器可以作为板间或DSP间数据互换的大型缓冲区。从图形或图像处理惩罚算法实现上思量，这种布局既可餍足流水线式的并行算法，也可以餍足散布式的并行算法(同一算法散布到多个处理惩罚器同时实行)。

        2 FPGA的计划

        针对每块板的差别处理惩罚成果，对FPGA举行了差别的算法计划。以板0#为例作一先容。图2为FPGA的种种接口与体系其他部分的干系。

        2.1 总线接口计划

        体系有两套总线：仪器总线和扩展总线。仪器总线仿VXI总线计划，采取双排欧式插座计划，模仿信号和数字信号退出在各自的插座之上，进步了电磁兼容性。模仿部分重要包括：飞行传感器测理信号和体系模仿电源。数字部分采取基于多板散布式并行处理惩罚机制的共享式总线布局，重要包括：24位地点总线、16位数据总线、模块成果选择与控制总线、以及时钟和触发信号等；扩展总线采取基于板间流水线处理惩罚机制的链式布局，重要包括：20位地点总线、8位数据总线和控制总线。总线接口中，读写控制、地点译码、停止及DMA控制、时钟和握手信号均由FPGA实现。限于篇幅，详细计划细节不再赘述。

        2.2 帧存控制模块

        帧存控制模块由交错多路转换器Cross-MUX、读写控制器和地点产生器构成。体系上电复位时，起首将变革频繁、数据量小的远景与变革迟钝或稳固、数据量大的背景图形退出存储于高速SRAM中，每3片SRAM组玉成彩色(R、G、B)图形帧存(如许的图形帧存共有3组)。此中，SRAM3为背景帧存，SRAM1和SRAM2为远景帧存。将远景帧存计划为双缓存轮番切换方法，当此中一组写人天生图形数据时，另一组则正被读出数据到图形合成模块，图形天生与表现并行举行。

        2.3 图形合成模块

        图形合成模块支持一层到四层的图形合成，通过设置符合的图形开始点和结束点(包括竖直和程度)来完成控制。公式(1)、(2)、(3)分别给出了其控制模型。式中，Plk为当前lx层像素的灰度值，介于0～255之间；x为层序号，取0、1、2、3；α1、α1、α1为层开关，取0或1。当前像素灰度输出值Pout由前四层的灰度值殽杂而成。

        2.4 像素引擎模块

        像素引擎模块孕育产生像素时钟输入信号CLK、行同步信号／Hsync、场同步信号／Vsync、数据使能信号／DE、扫描方向选择信号DPSR和R、C、B数据控制信号，控制LCD屏表现全彩色图形或图像。

        2.5 图形添补模块

        图形添补算法的服从曲折，直接影响到图形表现体系的加快程度。计划高效的添补算法犹为紧张。本体系计划了一种基于形态学膨胀算子的多种子添补算法。膨胀算子具有天然并行运算本领，易于FPGA硬件实现，并且改造算法后，添补速率大幅度进步。图形添补模块由布局元素天生器、膨胀处理惩罚器和位置计数器构成。

        2.5.1 布局元素天生器

        形态学图形膨胀算法，是用布局元素对图形某邻域窗口举行的处理惩罚。本计划采取的是3×3的方形布局元素，每次必要读取9个数据。为此，在FPGA内部定义了寄存器和FIFO，将相干的图形灰度数据举行存储，以使其在一个时钟周期内，以流水线的方法形成添补所必要的一个布局元素窗口。流水线的方法，加快了数据处理惩罚速率。布局元素窗口形成模块框图如图3所示。图中，w22为布局元素原点，如图4所示。

        2.5.2 膨胀处理惩罚器

        参考文献[8]中膨胀处理惩罚器的计划要领是：从3×3窗口读取的数据w11、w12、w33…w33中，挑出数值最大的元素并把它输出，采取两两比较排序算法，共必要12级比较。由于多级比较器的传输迟滞，最大事变频率受到限定。

        本体系中将多种子呈多条程度线散布，种子值为1，待添补地区为0，布局元素的w22在滑动时，只与0或1比较，比较结果若为1，则直接实现8邻域添补。这一要领简化了比较进程，进步了体系带宽和处理惩罚速率。在添补地区为320×480像素时，其最大事变频率可以到达80.12MHz(而参考文献[8]在添补地区为120×120像素时，其最大事变频率为62.751MHz)，加快结果比较明显。

        2.5.3 位置计数器

        位置计数器根据行、各位置标记来确定滑动窗口(布局元素)在图形数据阵列中的位置。图形边界根据位置计数器的值查表得到，边界果断比较敏捷。

        图形添补模块的状态迁徙图如图5所示。本计划根据必要设置了六个状态：Idle、ReadFIFO、Comp、WriteR-AM、Boundary、Bd_P。这六个状态根据窗口位置是否有种子而举行转换，从而完成图形添补。

        以上形貌中，布局元素与种子比较、像素点的添补、边界果断等内容可有多种表达算法，分外是种子预置、边界果断和边界添补，有待进一步研究。

        3 仿真及实行结果

        图6是仿真和实行结果。图6(a)是图形分层双缓存瓜代切换、图形添补、图形合成和多通道DMA像素引擎的时序仿真图；图6(b)是实行结果图。对800×600的屏，革新率可达47.6Hz，即21ms／帧；对320×480的地区，添补一次约耗费2.86ms。

        本文提出的基于仪器总线和扩展总线的高速阵列信号处理惩罚板的团体计划模式，具有较强的图形处理惩罚和数据吞吐本领。基于硬件加快的PFD图形表现计划，进步了PFD图形天生和表现的及时性及可靠性，也明显进步了图形质量，使表现画面越发逼真。经计划和部分调试表明：该方案具有较好的工程实用性和易扩展性。